TUGAS PENDAHULUAN 1 MODUL III



Modul III
COUNTER



1. Kondisi[Kembali]

  • Percobaan 1 Kondisi 14 
        Buatlah rangkaian seperti gambar percobaan 1 dengan dengan sumber 3.3V dengan output Seven segment










Percobaan 1 Kondisi 14





    Rangkaian ini merupakan rangkaian counter asinkronus, yang mana sinyal clocknya merupakan hasil output dari rangkaian flip-flop sebelumnya.

    Di sini terdiri dari 4 rangkaian T-flip flop. untuk output dihubungkan dengan seven segment untuk mempermudah dalam melihat hasil outputnya, hasil output yang keluar dimulai dari 0-15 karena 2 pangkat n - 1.
    Rangkaiannya akan berjalan di saat switch dipindah ke 1, karena flip-flopnya merupakan aktif-low, dan saat switch sama-sama bernilai 0, maka hasil output akan sama-sama 1. 

File HTML klik disini
Rangkaian Simulasi Proteus klik disini
Datasheet J-K Flip Flop klik disini






Komentar

Postingan populer dari blog ini

MODUL 1 PRAKTIKUM up&uc

HPF +20dB/dec

TUGAS BESAR SISDIG