LAPORAN AKHIR 2 MODUL II

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Laporan Akhir 2

(Percobaan 2)

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

 

1. IC 7408 (JK filp flop)

2. Switch (SW-SPDT)

Gambar 7. Switch

3. Logicprobe 

3. Rangkaian [Kembali]

PERCOBAAN 2

4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian T flip flop ini, kita menggunakan rangkaian JK flip-flop dengan input J dan K dihubungkan langsung dengan sumber tegangan , pada masing-masing terdapat S dan R, S berfungsi untuk mengubah output Q menjadi 1, sedangkan jika R aktif  ic akan mengubah Q br menjadi 1.

    Jika ke duanya sama-sama aktif S-R, maka outputnya akan sama-sama 1, dan ini merupakan kondisi terlarang. Untuk mengubah nilai Q dengan sinyal clock, maka kita perlu menjadikan R-S ke 0, lalu kita jadikan input switch pada Q sesuai dengan output yang kita inginkan, selanjutnya kita melakukan trigger pada clock untuk mendapatkan perubahan nilai.

    Selanjutnya pada JK flip-flop, memiliki prinsip yang hampir sama dengan D flip-flop tadi. J dan K sebagai inputan kondisionalnya, dan clock sebagai trigger.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

A. Apa yang terjadi jika input T diberi logika 0 (Low) ?

    karena flip flop ini menggunakan input aktif low untuk inputan T maka pada kondisi T=0 output akan berubah.

B.Apa perbedaan ketika input clock T FF diberi input risetime dan falltime 

      karena flip flop ini menggunakan input aktif low untuk inputan T maka pada kondisi falltime output akan berubah., dan pada kondisi risetime tidak akan ada perubahan

7. Link Download [Kembali]

Download HTML [klik disini]

Download JK flip flop74LS12 [klik disini]