LAPORAN 1 M3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

Laporan Akhir 1

(Percobaan 1)

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. IC 74LS112

4. Logic Probe

Logic Probe dijadikan sebagai hasil keluaran atau output

3. Rangkaian [Kembali]

PERCOBAAN 1

4. Prinsip Kerja Rangkaian [Kembali]

   Rangkaian ini merupakan rangkaian counter asinkronus, yang mana sinyal clocknya merupakan hasil output dari rangkaian flip-flop sebelumnya.

    Di sini terdiri dari 4 rangkaian T-flip flop. untuk output dihubungkan dengan seven segment untuk mempermudah dalam melihat hasil outputnya, hasil output yang keluar dimulai dari 0-15 karena 2 pangkat n - 1.

    Rangkaiannya akan berjalan di saat switch dipindah ke 1, karena flip-flopnya merupakan aktif-low, dan saat switch sama-sama bernilai 0, maka hasil output akan sama-sama 1. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

 Analisa output yang terjadi pada JK dan D flip flop pada Setiap Kondisi

- pada percobaan 1 kami menggunakan JK flip flop dan D flip flop dengan gerbang NOT pada inputan R-S nya, maka sesuai pada jurna ketika inputan R/S hidup maka akan mempengaruhi output yang dihasilkan karena sesuai teori jika inputan S bernilai 1 maka output Q = 1, namun jika output R bernilai 1 maka Q' = 1

    input J,K, dan D juga mempengaruhi nilai output yang dihasilkan ketika inputan R dan S sama sama 1 maka beberapa inputan akan menghasilkan output sebagai berikut: J(1) = Q(1), K(1) = Q'(1), D(1) = Q(1), tetapi jika kedua inputan J dan K pada JK flip flop hidup, maka flip flop berada pada kondisi toggle (output selalu berubah ketika ditrigger oleh sinyal clock)

7. Link Download [Kembali]

Download HTML [klik disini]

Download JK flip flop [klik disini]

Download D flip flop [klik disini]